Принципиальная схема узла управления
Принципиальная схема узла управления приведена на рис. 17. Высокая точность формирования эталонных интервалов времени обеспечивается подачей на вход узла импульсов частотой 1 МГц от кварцевого генератора, расположенного в узле УЗ преобразователя напряжение — частота.
Линейка декадных делителей частоты, выполненная на интегральных мик-. росхемах Dl — D7, вырабатывает эталонные последовательности импульсов с периодом следования 0,01; 0,1; 1 и 10 с, которые поступают на внешний переключатель S4.2 задания измерительного интервала. В зависимости от положения переключателя S4.2 эти последовательности поступают на устройство выделения одного периода из непрерывной последовательности эталонных частот, которое собрано на двух D-триггерах микросхемы D9. На вход триггеда D9.1 поступают импульсы от генератора запуска, собранного на элементах 2И — НЕ D8.1 и D8.2. На вход триггера D9.2 поступает непрерывная последовательность импульсов эталонной частоты.
В исходном состоянии оба триггера находятся в состоянии 0 (в данном случае для микросхем серии К176 логический 0 соответствует — 5 В, а логическая 1-----1-5 В). Логическая 1 с инверсного выхода триггера D9.2, поступая на вход 13 ключевого элемента D8.4, блокирует прохождение импульсов измеряемой частоты на счетчик. При поступлении импульса запуска на вход С триггера D9.1 он переходит в состояние 1, при этом на вход D триггера D9.2 поступает логическая 1, подготавливая его к работе. Ближайший импульс эталонной частоты устанавливает триггер D9.2 в состояние 1. Логический 0 на инверсном выходе этого триггера открывает ключевой элемент D8.4, разрешая прохождение измеряемой частоты fx на счетчик.
